[发明专利]分层准循环扩展构造的LDPC码的编码器

摘要

本发明公开了一种分层准循环扩展构造的LDPC码的编码器，包括：输入缓存、第一处理－缓存流水级、第二处理流水级、第三缓存流水级、第四处理－缓存流水级、输出级，根据校验矩阵H是准循环移位阵拼接的特点，简化了RU编码方法的流水线结构，使流水线级数从六级降到了四级，缩短了编码时延。同时根据主要功能模块的实现特点，降低了最大流水线时延，提高了编码吞吐量。随后依据准循环移位阵运算的特点，减少了编码器ROM的资源消耗，用准循环移位单位阵乘向量取代了RU方法中的稀疏矩阵乘向量，用准循环移位阵乘向量取代了RU方法中的非稀疏矩阵乘向量。为了适应可变码长、可变码率的要求，级间的乒乓RAM可预留较大存储空间。

主权项

1.一种分层准循环扩展构造的LDPC码的编码器，包括：输入缓存、第一处理-缓存流水级、第二处理流水级、第三缓存流水级、第四处理-缓存流水级、输出级，其特征在于：所述的输入缓存，将信息比特s按照校验矩阵H中块的大小p×q进行分割，分别存储在p个深度为q、位宽为1的乒乓RAM中，另外使用6块深度为p×q、位宽为的dc-dv的RAM对信息比特s进行FIFO操作以确保信息比特s与校验比特p1、p2同步传递给输出级；所述第一处理-缓存流水级，先同时分块读取输入缓存各乒乓RAM的信息比特，然后同时分块执行准循环移位单位阵乘向量运算，分块同时更新向量T-1AsT，CsT，并将其按照校验矩阵H中块的大小p×q进行分割，分别存储在p个深度为q、位宽为1的乒乓RAM中，另外使用4块深度为p×q、位宽为1的RAM对向量T-1AsT进行FIFO操作以确保向量T-1AsT与的校验比特p1同步传递给第四处理-缓存流水级；所述第二处理流水级，首先同时分块读取第一处理-缓存流水级各乒乓RAM中向量T-1AsT，CsT的值，接着同时分块执行准循环移位单位阵乘向量运算，然后同时分块执行向量加法运算，最后同时分块执行准循环移位阵乘向量运算，分块同时更新校验比特p1并输出给第三缓存流水级；所述第三缓存流水级，将校验比特p1按照校验矩阵H中块的大小p×q进行分割，分别存储在p个深度为q、位宽为1的乒乓RAM中，另外使用3块深度为p×q、位宽为2的RAM对校验比特p1进行FIFO操作以确保校验比特p1与信息比特s、校验比特p2同步传递给输出级；所述第四处理-缓存流水级，首先同时分块读取第三缓存流水级各乒乓RAM中的校验比特p1和第一处理-流水级的乒乓RAM中向量T-1AsT的值，然后同时分块执行准循环移位单位阵乘向量运算，最后执行向量加法运算，更新校验比特p2并将其存储在深度为p×q、位宽为1的乒乓RAM中；所述输出级，同时分块读取输入缓存的乒乓RAM中的信息比特s、第三缓存流水级的乒乓RAM中的校验比特p1以及第四处理-流水级的乒乓RAM中校验比特p2的值，并将其输出给信道。