[发明专利]Σ－Δ转换器及其用途

摘要

本发明提出一种适合于高时钟频率和快速信号处理的∑－Δ转换器。为此，该∑－Δ转换器具有用于提供数据字的信号输入端。时钟信号输入端被设计用于提供时钟信号。该∑－Δ转换器包括第一定时操作累加器级，该第一定时操作累加器级的输入侧连接到信号输入端上。与第一累加器级串联连接的至少一个第二定时操作累加器级的输入侧耦合到第一累加器级的累加器输出端上。该∑－Δ转换器被设计用于根据每个时钟信号仅在第一和至少一个第二累加器级中的一个累加器级中对数据字进行处理并且在这一个累加器级的累加器输出端上输出所处理的数据字。因此，在信号处理期间对时间要求严格的响应仅仅限于当前对数据字进行处理的累加器级。

主权项

1.一种∑-Δ转换器(1)，包括：-信号输入端(21)，用于提供数据字(F(k))；-时钟信号输入端(22)，用于提供时钟信号(fclk)；-信号输出端(23)，用于输出调制信号(Y1(k)，Y2(k))；-第一定时操作累加器级(31、31a)，具有累加器输出端并且具有连接到所述信号输入端(21)上的累加器输入端(a)；-与第一累加器级(31、31a)串联连接的至少一个第二定时操作累加器级(32、32a)，具有累加器输出端(s)并且具有耦合到第一累加器级(31、31a)的累加器输出端上的累加器输入端；-所述∑-Δ转换器(1)被设计用于根据每个时钟信号(fclk)仅仅在第一和至少一个第二累加器级(31、31a、32、32a)中的一个累加器级中对所述数据字(F(k))进行处理并且在这一个累加器级的累加器输出端上输出所处理的数据字。