[发明专利]运算电路无效
| 申请号： | 200610169052.7 | 申请日： | 2006-12-20 |
| 公开（公告）号： | CN1988391A | 公开（公告）日： | 2007-06-27 |
| 发明（设计）人： | 织尾正雄 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | H03M13/00 | 分类号： | H03M13/00;H03M13/29;H03M13/11;H03M13/27;H04L1/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 钟强;樊卫民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种运算电路，包括：NOR电路，用于从包含由多个比特组成的路径度量值的0个或多个高位比特的第一比特组x(6)～x(10)的所有比特中输出1比特反相逻辑OR sf；反相器，用于将第二比特组x(2)～x(5)的每个比特反相，并且输出第三比特组rs(0)～rs(3)；AND电路，用于输出第四比特组ns(0)～ns(3)，其包含计算sf同rs(0)～rs(3)的逻辑AND的结果；和CF输出部分，用于基于ns(0)～ns(3)输出修正因子CF。 | ||
| 搜索关键词： | 运算 电路 | ||
【主权项】：
1.一种运算电路，包括：第一逻辑电路，其从第一比特组的所有比特中输出1比特反相逻辑OR，该第一比特组包含由多个比特组成的路径度量值的1个或多个高位比特；第二逻辑电路，其将第二比特组的每个比特反相并且输出第三比特组，该第二比特组包含由所述多个比特组成的路径度量值的排除所述第一比特组以外的剩余部分的1个或多个高位比特；第三逻辑电路，其输出第四比特组，该第四比特组包含所述第一逻辑电路的输出同所述第三比特组的每个比特的逻辑AND的计算结果；和修正因子输出部分，其基于所述第四比特组输出修正因子，其中基于Log-MAP算法修正通过Max-Log-MAP算法计算的近似值。
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