[发明专利]分数除法器系统及方法

摘要

本发明系有关一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含可操作产生具频率Fc之输出信号对参考时钟频率F_LP有下列关系之一分数除法器装置(102)：（见公式）其中P_DIV系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小。该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)。该分数除法器系统亦包括被连接至该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)。

主权项

1.一种减少唤醒时低功率定时器计时误差之分数除法器系统(100)，该分数除法器系统(100)系包含可操作产生具频率Fc之输出信号对参考时钟频率FLP有下列关系之一分数除法器装置(102)：$F_{\mathrm{LP}}=(M+\frac{N}{P_{\mathrm{DIV}}})\times F_C$ 其中PDIV系为该分数除法器装置(102)之周期，M为除法比率之整数部分，而N为除法比率之分数部分大小，其特征在于为该分数除法器系统(100)亦包含被连接至该分数除法器装置(102)可从低功率模式开始唤醒之一高速晶体振荡器装置(104)，被连接至该分数除法器装置(104)及该高速晶体振荡器装置(104)之一高速时钟除法器装置(106)，其中该高速晶体振荡器装置(104)亦可操作采样该输出信号及来自该分数除法器装置(102)之总计时误差目前状态，其中该被采样输出信号系触动该高速时钟除法器装置(106)，而该被采样总计时误差目前状态系预载该高速时钟除法器装置(106)，其可操作以高速时钟1.5周期内之精确度来同步化该输出时钟信号之第一脉冲及理理想时钟计时。